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rtl级低功耗设计

发表于2026-04-14|更新于2026-04-14|加密博客
|总字数:9|阅读时长:1分钟|浏览量:
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系统与架构级低功耗设计
参考链接: https://www.cnblogs.com/IClearner/p/6903204.html 系统与架构层次的低功耗设计,可以节省70%以上的功耗。这个层次上的设计往往是由系统和架构设计人员进行的,这些人员往往是有着丰富经验的设计人员。他们制定了低功耗设计方案,由下一级的设计人员(比如做前端设计、做Flow的人员)进行具体实现 多电压设计技术(Multi-VDD) 多电压设计介绍 从前面的功耗方程中,我们可以知道,电压与功耗有着密切的联系。因此功耗的降低可以考虑使用低一点的电压。多电压设计技术有三种方式: A:各电压区域有固定的电压,如上图(a)所示 B:各电压区域具有固定的多个电压,由软件决定选择哪一个电压,如上图(b)所示 C:自适应的方式,各电压域具有可变的,由软件决定选择哪一个电压,如上图(c)所示 [!note] A是固定分配的电压;而B和C为动态电压管理,涉及到软硬件协同设计,这里我们放到后面进行介绍。这里主要是从整体上进行介绍多电压设计技术及其要求,然后给出A方式的一个例子以及一个多电压低功耗设计的脚本示例 多电压综合库及电压模式控制...
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dc综合的sdc约束
单周期时序约束 时序约束的内容 所有输入逻辑路径(从输入端口开始) 内部(寄存器到寄存器)路径 所有输出路径(结束于输出端口) DC将设计分成时序路径,每个路径都有一个: 起始 Input port 触发器或寄存器的时钟引脚 终点 + output port + 顺序设备的任何输入引脚,时钟引脚除外 对时钟进行约束 创建时钟 12# 设置时钟的周期约束create_clock -period 2 [get_ports clk] 模仿时钟到寄存器的时钟延时,clk到两个触发器的时间是不一样的 表示组合路径的最大延迟只能是1.78,必须将clock的uncertainty考虑进来 1set_clock_uncertainty -setup 0.14 [get_clocks clk] 设置时钟到达的latency,-source表示外部源时钟的延迟 12set_clock_latency -source -max 3 [get_clocks clk] # source latency 约束set_clock_latency ...
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系统与架构级低功耗设计
参考链接: https://www.cnblogs.com/IClearner/p/6903204.html 系统与架构层次的低功耗设计,可以节省70%以上的功耗。这个层次上的设计往往是由系统和架构设计人员进行的,这些人员往往是有着丰富经验的设计人员。他们制定了低功耗设计方案,由下一级的设计人员(比如做前端设计、做Flow的人员)进行具体实现 多电压设计技术(Multi-VDD) 多电压设计介绍 从前面的功耗方程中,我们可以知道,电压与功耗有着密切的联系。因此功耗的降低可以考虑使用低一点的电压。多电压设计技术有三种方式: A:各电压区域有固定的电压,如上图(a)所示 B:各电压区域具有固定的多个电压,由软件决定选择哪一个电压,如上图(b)所示 C:自适应的方式,各电压域具有可变的,由软件决定选择哪一个电压,如上图(c)所示 [!note] A是固定分配的电压;而B和C为动态电压管理,涉及到软硬件协同设计,这里我们放到后面进行介绍。这里主要是从整体上进行介绍多电压设计技术及其要求,然后给出A方式的一个例子以及一个多电压低功耗设计的脚本示例 多电压综合库及电压模式控制...
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  1. 1. 并行与流水的选择
    1. 1.1. 并行处理
    2. 1.2. 流水线
    3. 1.3. 资源共享与状态编码
    4. 1.4. 操作数隔离
      1. 1.4.1. 操作数隔离的原理
    5. 1.5. OI的选择
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